左证计算，台积电最新的N2（2nm）制程将于来岁下半年启动量产，目下台积电正在尽最大勇猛完善该时刻，以镌汰可变性和颓势密度，从而提高良率。不久前，一位台积电工程师对外浮现，该团队已到手将N2测试芯片的良率提高了6%，为公司客户“纯粹了数十亿好意思元”。而左证最新的爆料称，台积电N2目下的良率照旧达到了60%。不外这些信息尚未得回进一步阐发。

而在上周于好意思国旧金山举行的 IEEE 外洋电子诱骗会议（IEDM）上，台积电研发和先进时刻副总裁Geoffrey Yeap显露了关系其 N2制程工艺的更多细节。

据先容，N2制程在商量电压下不错将功耗镌汰 24% 至 35%，或将性能提高15%，晶体管密度比上一代 3nm 工艺高 1.15 倍。而这些地方的擢升主要成绩于台积电的新式全环绕栅极（GAA）纳米片晶体管，以及 N2 NanoFlex 瞎想时刻协同优化和其他一些增强功能罢了的。

其中，全环绕栅极纳米片晶体管允许瞎想东谈主员疗养其通谈宽度，以均衡性能和功率效劳。

Geoffrey Yeap进一步证明称，N2是台积电“四年多的职业末端”，今天的 FinFET 晶体管的中枢有一个垂直的硅片，而全环绕栅极纳米片晶体管有一堆狭隘的硅带。这种各异不仅提供了对流经器件的电流的更好限制，还允许工程师通过制造更宽或更窄的纳米片来出产更多种类的器件。FinFET只可通过乘以器件中的翅片数目来提供这种万般性，举例具有一个、两个或三个翅片的器件。但全环绕栅极纳米片为瞎想东谈主员提供了介于两者之间的渐变禁受，举例终点于 1.5 个翅片或任何可能更合适特定逻辑电路的东西。

台积电将该时刻称为 Nanoflex，允许在销毁芯片上使用不同的纳米片宽度构建不同的逻辑单位。即由窄器件制成的逻辑单位可能组成芯片上的通用逻辑，而那些具有更宽纳米片、大约驱动更多电流和更快开关的逻辑单位将组成 CPU 内核。

肤浅来说，该时刻使瞎想东谈主员大约诱骗具有最小面积和更高功率效劳的窄单位，或为罢了最好性能而优化的宽单位。该时刻还包括六个电压阈值电平 （6Vt），范围为 200mV，使用台积电第三代基于偶极子的集成罢了，同期具有 n 型和 p 型偶极子。

N2 制程在工艺和器件层面引入的革命不仅旨在通过细化片材厚度、结、掺杂剂活化和应力工程来提高晶体管驱动电流，还旨在镌汰灵验电容 （Ceff） 以罢了一流的能效。总的来说，这些编削使 N 型和 P 型纳米片晶体管的 I/CV 速率分辨提高了约 70% 和 110%。

与 FinFET 晶体管架构比拟，N2的全环绕栅极纳米片晶体管在 0.5V 至 0.6V 的低电源电压范围内可提供瓦解更好的每瓦性能，其中工艺和诱骗优化将时钟频率提高了约 20%，并在 0.5V 责任时将待机功耗镌汰了约 75%。此外，集成 N2 NanoFlex 和多阈值电压 （multi-Vt） 选项，为高逻辑密度的节能管理器提供了额外的瞎想机动性。

台积电N2的晶体管架构和 DTCO 上风径直影响 SRAM 可延迟性，而频年来，前沿节点很难罢了这少量。

借助 N2，台积电到手罢了了创记录的约 37.9Mb/mm² 的 2nm SRAM 密度。而左证最新曝光的府上高慢，Intel 18A的SRAM密度约为31.8 Mb/mm² ，昭着台积电N2的SRAM密度更高。同期也比N3制程提高了11%。而N3仅比我方的前代提高了6%。

除了创下创记录的 SRAM 密度外，台积电N2还镌汰了其功耗。由于 GAA 纳米片晶体管具有更严格的阈值电压变化 （Vt-sigma），因此与基于 FinFET 的瞎想比拟，N2 的大电流 （HC） 宏的最小责任电压 （Vmin） 镌汰了约 20mV，高密度 （HD） 宏的最小责任电压 （Vmin） 镌汰了 30-35mV。这些编削使 SRAM 读写功能相识到大要 0.4V，同期保握谨慎的良率和可靠性。

除了新的晶体管外，台积电N2还选用了全新的无樊篱的全钨中间线 （MoL,middle-of-line）层、后端布线 （BEOL,back-end-of-line） 和远 BEOL 布线，将电阻镌汰了 20% 并提高了性能效劳。N2 的 MoL 当今使用无遮挡钨丝，将垂直栅极斗殴 （VG） 电阻镌汰了 55%，并将环形回荡器的频率提高了约 6.2%。

此外，第一个金属层 （M1） 当今在一个 EUV 曝光通谈中创建，然后是一个蚀刻递次 （1P1E），从而镌汰了复杂性，减少了掩模数目，并提高了全体工艺效劳。

Yeap暗示，优化的 M1 选用新颖的 1P1E EUV 图形，使圭臬电板电容镌汰了近 10%，并纯粹了多个 EUV 掩模。“总之，N2 MoL 和 BEOL RC 镌汰了约朝上20%，为节能计较作念出了首要孝敬。”

此外，N2 用于 HPC 诈欺的额外功能包括超高性能 MiM （SHP-MiM） 电容器，可提供约 200fF/mm² 的电容，这有助于通过减少瞬态电压下落来罢了更高的最大责任频率 （Fmax）。

据台积电称，N2 时刻具有具有平坦钝化和 TSV 的新式 Cu RDL 选项，该选项针对濒临面和濒临面的 3D 堆叠进行了优化，SoIC 键合间距为 4.5 μm，这将成为 AI、HPC 以致移动瞎想的可勤快能。

目下台积电 N2 处于风险出产阶段，并计算于 2025 年下半年量产。另一种被称为 N2P 的工艺正在诱骗中。N2P 是 N2 的增强版块，预测将带来5%的性能擢升，具有完满的 GDS 兼容性。预测将于 2025 年完成经历认证阶段，计算于 2026 年量产。

关于客户来说，跟着台积电N2的量产，届时2nm晶圆的代工报价可能将达到2.5万-3万好意思元/片，远高于刻下3nm晶圆约2万好意思元/片的价钱。

然而N2所大约带来的晶体管密度擢升、性能擢升或功耗镌汰则相对有限，再加上初期的良率问题，这也意味着一派12英寸2nm晶圆所大约切出来的可用的单颗芯片的老本将会大幅擢升，昭着这将会欺压可能客户关于2nm制程的选用。

预测初期大约用得起台积电2nm制程的客户唯有苹果公司、英伟达、AMD、高通和联发科等少数头部客户，然而从居品打算来看，英伟达和AMD在2026年可能王人将不会选用2nm制程，相对来说苹果、高通、联发科则有可能会在2026年的旗舰芯片上选用。

剪辑：芯智讯-浪客剑